當全球半導體產業全面迎向AI時代，先進製程的競賽，也開始出現新的變化。過去幾十年，晶片產業幾乎沿著摩爾定律一路向前，誰能把電晶體做得更小、更密，誰就有機會取得效能與成本優勢。但到了AI時代，單靠製程微縮已經愈來愈難滿足晶片設計需求。原因很直接。現在一顆高階AI晶片，不只有GPU或CPU，還要整合多顆高頻寬記憶體(HBM)，甚至將不同功能的Chiplet小晶片封裝在一起。晶片愈做愈複雜，半導體競爭也不再只是幾奈米的較量。

對台積電(2330)來說，2奈米因此不只是3奈米之後的下一個製程節點，而是另一個更大的起點。25年第4季N2製程正式進入量產，26年開始加速爬坡，新竹與高雄2奈米產能陸續開出。與過往先進製程主要由智慧型手機率先採用不同，這一輪2奈米需求，同時來自行動裝置、高效能運算與AI。

2奈米最大的技術變化，首先發生在電晶體本身。從16奈米一路到3奈米，台積電長期採用FinFET鰭式場效電晶體，透過立體鰭狀結構，加強閘極對電流的控制。但製程持續微縮後，FinFET面對的漏電、功耗與效能問題也愈來愈難處理。到了2奈米，台積電正式跨入奈米片電晶體(Nanosheet)世代。

奈米片架構讓閘極能更完整包覆電流通道，提高對電流的控制能力，也讓晶片在持續縮小尺寸的同時，進一步改善效能與功耗。根據台積電公布的技術資料，相較N3E製程，N2在相同功耗下，速度可提升約10至15%；若維持相同速度，功耗則可下降約25至30%，晶片密度也可再提升逾15%。

效能與功耗改善的改善對AI晶片來說尤其重要，因為現在AI資料中心最棘手的問題之一，已經不只是晶片夠不夠快，而是電力跟不跟得上。資料中心大量部署AI加速器，單顆晶片即使只省下一部分功耗，放大到整座機房後，累積下來就是可觀的用電與散熱成本。更重要的是，在電力供應有限的情況下，晶片愈省電，也代表同樣的電力可以塞進更多算力。

因此，先進製程的價值正在改變。過去市場最在意的是速度提高多少，如今「每一瓦電可以換到多少算力」，愈來愈成為AI晶片的重要指標。這也讓2奈米不只是一次製程升級，而是直接切進AI資料中心最現實的電力問題。

台積電對2奈米的布局，也不只停在N2。回頭看5奈米、3奈米，台積電向來不是只推出單一製程，而是隨著不同客戶與應用需求，延伸出一整個製程家族。2奈米也走上同樣的路。率先量產的是N2，接下來則有強化效能與功耗表現的N2P，以及主攻高效能運算市場的A16。N2P/A16皆規劃於26年下半年量產，讓智慧型手機、CPU、AI加速器等不同產品，都可以在2奈米平台上找到適合的製程。

其中，A16的變化又比N2P更進一步。除了採用奈米片電晶體，A16另一項關鍵技術，就是超級電軌(Super Power Rail; SPR)。過去晶片正面同時要處理訊號傳輸與供電，電晶體愈密，金屬線路也愈複雜。A16則把部分供電網路移到晶圓背面，讓電力與訊號各走各的路，減少彼此干擾，也替晶片正面騰出更多空間。

對AI與HPC晶片而言，背面供電的重要性尤其突出。因晶片整合大量運算核心，供電需求高、訊號線路複雜，如何降低供電損耗、把電力穩定送到各個運算單元，本身就是設計難題，因此背面供電的價值，也在高階運算晶片上更加突出。台積電預估，相較N2P，A16在相同電壓下速度可再提升約8至10%；若維持相同速度，功耗可下降約15至20%，晶片密度最高可提升至約1.1倍。由此，從N2到N2P，再到A16，可以看出2奈米不會只是一代產品，而可望成為台積電未來數年的先進製程主力平台。

對此，也可見台積電資本支出持續擴張。其7月再將今年資本支出上修至600億至640億美元，其中約70至80%投入先進製程，約10%投入特殊製程，另有約10至20%投入先進封裝、測試、光罩及其他項目。而隨著先進製程往前推進，不只是EUV曝光機價格愈來愈高，薄膜沉積、蝕刻、清洗、研磨、量測乃至廠務系統等，都必須同步升級。

更何況到了2奈米，每片晶圓的製造價值都更高，一旦製程穩定度或良率出現些微差異，最後反映到可用晶片數量，差距就可能被明顯放大。因此，真正決定2奈米能否順利放量的，不只台積電本身，還包括設備能不能控制得更精準、材料純度能不能再往上提升、耗材壽命與穩定性夠不夠，甚至晶圓廠廠務系統能不能長時間穩定運作，都會跟著製程升級一起面臨新要求。

因此，從建廠工程、半導體設備，到矽晶圓、再生晶圓、鑽石碟、特用化學品與各類製程耗材，都可望跟隨台積電擴產進入新一輪需求周期。因此觀察資本市場也可以發現，2奈米概念股仍是資金相當青睞的題材。

同時，AI晶片的另一項變化，是單一封裝需要整合的晶粒愈來愈多，封裝尺寸也跟著快速放大。GPU、CPU、ASIC與HBM之間，需要交換的資料量愈來愈龐大，Chiplet也因此逐漸成為高階晶片的重要設計方式，而要將各種不同的晶片整合，就需要倚靠先進封裝。過去封裝多半被視為半導體製程最後一道程序，但AI時代下，當一顆AI加速器裡面同時放進運算晶粒與多顆HBM，封裝本身已直接影響資料傳輸速度、功耗甚至整體效能。

台積電目前透過3D Fabric平台，整合CoWoS、SoIC與InFO等先進封裝技術。相較先進製程著重於提升單一晶粒的效能、功耗與電晶體密度，先進封裝則進一步解決多晶粒整合、高速互連與記憶體頻寬等問題，讓不同功能的運算晶粒與HBM能在更短距離內完成高效率資料交換。其中，近年最具代表性的無疑是CoWoS。

CoWoS可以把運算晶片與多顆HBM放在同一封裝內，縮短資料傳輸距離，提升頻寬並降低功耗。當AI模型愈做愈大，需要整合的運算晶粒與HBM數量也一路增加，CoWoS封裝面積跟著愈做愈大。台積電目前已進入5.5倍光罩尺寸CoWoS生產階段，並預計28年進一步推進至14倍光罩尺寸，屆時單一封裝可望整合約十顆大型運算晶粒與20顆HBM堆疊。

另一項SoIC則往垂直方向發展。透過晶片與晶片直接堆疊，不同功能晶粒可以在三維空間整合，進一步縮短連接距離，提高頻寬與能源效率。當晶片開始從平面一路往立體發展，半導體產業過去熟悉的製程競賽，也逐漸變成一場製程與封裝同時進行的系統戰。再往下一步，台積電也已著手開發CoPoS技術；因AI晶片需要整合的運算晶粒與HBM愈來愈多，封裝面積持續放大，CoPoS則進一步朝面板級封裝發展，以更大面積的方形面板取代傳統圓形晶圓作為部分封裝製程的載體，希望提高大尺寸封裝的面積利用率與生產效率，也成為台積電下一階段先進封裝的重要技術方向。

從N2、N2P到A16，再一路接上CoWoS、SoIC乃至於CoPoS，台積電正在建立的，已不只是一條先進製程技術路線，而是一套從電晶體、晶圓製造到先進封裝的完整平台。而伴隨台積電持續擴充先進封裝產能，台灣相關設備與封測供應鏈也將同步受惠。濕製程設備廠弘塑(3131)、辛耘(3583)，皆布局晶圓清洗等先進封裝製程設備；辛耘除了濕製程，也持續延伸貼合、剝離及檢測等相關設備。萬潤(6187)則以精密點膠、自動化、貼合與光學檢測等設備切入先進封裝市場，受惠CoWoS等高階封裝產能持續擴張。

封測端今年也明顯加大資本支出。隨AI晶片功耗提高、封裝結構愈趨複雜，不僅推升先進封裝需求，也同步拉高後段測試時間、設備規格與可靠度驗證門檻。日月光投控(3711)因應AI/HPC帶動先進封裝與測試需求升溫，今年7月再宣布追加20億美元資本支出，全年資本支出規模由原先約85億美元提高至約105億美元，新增投資主要用於先進封裝、測試及相關廠房設備。

而京元電子(2449)則從傳統IC測試廠轉型為AI/HPC高階測試領導者，服務範圍已涵蓋AI GPU、AI ASIC、CPU等高效能晶片，並具備CoWoS、SoIC等先進封裝晶片的成品測試能力，以及AI晶片所需的預燒與系統級測試服務。公司今年資本支出亦在2度上調下達到500億元，改寫歷史新高；7月董事會又再通過美國設廠計畫，最高投資額度14億美元(約400億台幣)。

綜上來看，從CoWoS、SoIC甚至到下一階段的CoPoS，台積電的先進封裝版圖還在持續往外擴張。尤其當AI晶片封裝尺寸愈做愈大，CoPoS進一步從晶圓級走向面板級封裝，希望透過更大的生產面積提升材料利用率與產出效率，但也將翹曲控制、面板搬運、鍍膜與檢測等製程難度推向新的層次。這也意味著，AI帶動的先進封裝投資並不只停留在CoWoS擴產，而是隨著封裝架構持續演進，持續引領相關供應鏈進入下一輪升級。